鏈路預算是整機問題
PCIe 5.0 把每 lane 速率推到 32 GT/s，通道插損預算相比 Gen4 收緊一倍以上。盤端能控制的只有連接器到主控的幾釐米走線、封裝內過孔與 PHY 的傳送均衡，更長的一段落在伺服器主機板、背板與線纜上。因此 Gen5 盤的訊號質量從來不是盤單獨的指標，而是盤、背板與平臺三方的餘量分配結果——脫離具體平臺談眼圖餘量沒有意義。
均衡與鏈路訓練的收斂
接收端用 CTLE 拉平通道的高頻衰減，DFE 抵消碼間串擾，時鐘恢復電路的抖動跟蹤頻寬決定了高頻抖動下的容忍度。傳送端的係數由鏈路訓練協商 preset，LTSSM 在 Recovery.Equalization 的幾個 phase 中反覆交換 TS1/TS2 序列直至收斂。這個過程若在某個平臺上收斂不穩定，表現往往不是完全不通，而是偶發的 Recovery 次數上升和有效頻寬下滑，單看效能數字很難歸因。
降速不可怕，不能解釋才可怕
工程上更值得投入的是可觀測性。鏈路降到 Gen4 速率或 x2 寬度本身不是災難，沒有記錄為什麼降才是。韌體需要把鏈路訓練歷史、糾錯計數與 AER 上報的錯誤類型寫入 Telemetry，配合 lane margining 資料，才能在具體平臺上區分究竟是背板走線餘量不足、連接器接觸問題，還是重訓練策略本身過於激進。
主控路線與形態差異
現階段 Gen4 的 CORE 7（J750 與 J770）採用外部 Gen4 企業級主控加軍航自研韌體的組合，自研韌體負責鏈路策略、錯誤上報與 QoS 這一層，終局演進目標是自研主控平臺 JHC400。Gen5 側，FLEX 9 採用 E3.S 與 E1.S 形態，TITAN 9 走 U.2/U.3，不同形態的連接器與供電結構不同，鏈路餘量需要分別評估。整條產品線規劃的順序讀上限為 14,500 MB/s，屬於產品定義/EVT 階段的組合邊界目標；具體型號能不能在客戶機箱裡穩定跑到協商速率，最終只能由鏈路訓練記錄與 margining 資料說話。