链路预算是整机问题
PCIe 5.0 把每 lane 速率推到 32 GT/s，信道插损预算相比 Gen4 收紧一倍以上。盘端能控制的只有连接器到主控的几厘米走线、封装内过孔与 PHY 的发送均衡，更长的一段落在服务器主板、背板与线缆上。因此 Gen5 盘的信号质量从来不是盘单独的指标，而是盘、背板与平台三方的余量分配结果——脱离具体平台谈眼图余量没有意义。
均衡与链路训练的收敛
接收端用 CTLE 拉平信道的高频衰减，DFE 抵消码间串扰，时钟恢复电路的抖动跟踪带宽决定了高频抖动下的容忍度。发送端的系数由链路训练协商 preset，LTSSM 在 Recovery.Equalization 的几个 phase 中反复交换 TS1/TS2 序列直至收敛。这个过程若在某个平台上收敛不稳定，表现往往不是完全不通，而是偶发的 Recovery 次数上升和有效带宽下滑，单看性能数字很难归因。
降速不可怕，不能解释才可怕
工程上更值得投入的是可观测性。链路降到 Gen4 速率或 x2 宽度本身不是灾难，没有记录为什么降才是。固件需要把链路训练历史、纠错计数与 AER 上报的错误类型写入 Telemetry，配合 lane margining 数据，才能在具体平台上区分究竟是背板走线余量不足、连接器接触问题，还是重训练策略本身过于激进。
主控路线与形态差异
现阶段 Gen4 的 CORE 7（J750 与 J770）采用外部 Gen4 企业级主控加军航自研固件的组合，自研固件负责链路策略、错误上报与 QoS 这一层，终局演进目标是自研主控平台 JHC400。Gen5 侧，FLEX 9 采用 E3.S 与 E1.S 形态，TITAN 9 走 U.2/U.3，不同形态的连接器与供电结构不同，链路余量需要分别评估。整条产品线规划的顺序读上限为 14,500 MB/s，属于产品定义/EVT 阶段的组合边界目标；具体型号能不能在客户机箱里稳定跑到协商速率，最终只能由链路训练记录与 margining 数据说话。