順序頻寬是一道乘法題
J750 規劃的順序讀為 7,400 MB/s、順序寫 5,500 MB/s。需要先交代口徑：這兩個數字連同後文引用的延遲與 IOPS，都是產品定義/EVT 階段確定的規劃目標值，等待平臺聯調實測確認。它們不來自任何單一器件，而是通道數、每通道掛載的 Die 數，以及每個 Die 內可併發的 Plane 數三者相乘的結果。單顆 NAND Die 的介面速率與編程時間由介質給定，韌體唯一能控制的，是讓儘可能多的 Die 在任意時刻都處於忙狀態。
三層交織各解決什麼
- 通道級：不同通道物理獨立，是最乾淨的並行維度，也是原始頻寬的主要來源。
- Die 級（片選交織）：同一通道上多個 Die 輪流佔用匯流排，一個 Die 的資料傳輸可以和另一個 Die 的編程時間重疊，把通道的空閒時間填掉。
- Plane 級：同一 Die 內多個 Plane 併發編程，前提是地址滿足器件規定的對齊約束，不滿足就退化成逐 Plane 序列。
並行度換不來低延遲
三層交織提升的都是吞吐，沒有一層能縮短單次操作的完成時間。J750 規劃在 QD1 下 4KB 隨機讀平均 65 µs、隨機寫 10 µs，這兩個數由介質的讀出時間與快取寫入時間決定，加再多通道也不會變短。反過來看，隨機讀的規劃值 1,500 KIOPS，靠的恰恰是把大量互不相關的小請求攤到所有 Die 上。並行度決定佇列深度上升時效能能爬到哪裡，不決定起點在哪裡。
小容量點為什麼吃虧
容量越小，插滿的 Die 越少，通道就可能出現空掛。J750 規劃覆蓋 1.92 至 15.36TB，J770 覆蓋 1.6 至 12.8TB，同一系列內低容量 SKU 可用的並行度天然低於頂端容量點。工程上只有兩條路：接受低容量點的頻寬降級並如實標註，或者用更小容量的 Die 把通道填滿、承擔成本上升。這是產品定義階段必須先釘死的邊界，不是後期靠韌體調優能補回來的東西。