顺序带宽是一道乘法题
J750 规划的顺序读为 7,400 MB/s、顺序写 5,500 MB/s。需要先交代口径：这两个数字连同后文引用的延迟与 IOPS，都是产品定义/EVT 阶段确定的规划目标值，等待平台联调实测确认。它们不来自任何单一器件，而是通道数、每通道挂载的 Die 数，以及每个 Die 内可并发的 Plane 数三者相乘的结果。单颗 NAND Die 的接口速率与编程时间由介质给定，固件唯一能控制的，是让尽可能多的 Die 在任意时刻都处于忙状态。
三层交织各解决什么
- 通道级：不同通道物理独立，是最干净的并行维度，也是原始带宽的主要来源。
- Die 级（片选交织）：同一通道上多个 Die 轮流占用总线，一个 Die 的数据传输可以和另一个 Die 的编程时间重叠，把通道的空闲时间填掉。
- Plane 级：同一 Die 内多个 Plane 并发编程，前提是地址满足器件规定的对齐约束，不满足就退化成逐 Plane 串行。
并行度换不来低延迟
三层交织提升的都是吞吐，没有一层能缩短单次操作的完成时间。J750 规划在 QD1 下 4KB 随机读平均 65 µs、随机写 10 µs，这两个数由介质的读出时间与缓存写入时间决定，加再多通道也不会变短。反过来看，随机读的规划值 1,500 KIOPS，靠的恰恰是把大量互不相关的小请求摊到所有 Die 上。并行度决定队列深度上升时性能能爬到哪里，不决定起点在哪里。
小容量点为什么吃亏
容量越小，插满的 Die 越少，通道就可能出现空挂。J750 规划覆盖 1.92 至 15.36TB，J770 覆盖 1.6 至 12.8TB，同一系列内低容量 SKU 可用的并行度天然低于顶端容量点。工程上只有两条路：接受低容量点的带宽降级并如实标注，或者用更小容量的 Die 把通道填满、承担成本上升。这是产品定义阶段必须先钉死的边界，不是后期靠固件调优能补回来的东西。