損耗預算先於佈線
PCIe 5.0 的 32 GT/s 對應約 16 GHz 的奈奎斯特頻點，同樣長度的走線在這個頻段上的插損比 Gen4 高出一截。板級設計要先把預算拆開：晶片封裝出腳、板內走線、過孔、連接器、對端封裝各佔多少 dB，還剩多少留給製造波動。預算在紙面上不成立，後面的等長、阻抗與串擾控制都是在做無用功。
材料與疊層的取捨
- 介質材料：低損耗基材能明顯改善插損，代價是成本上升、加工窗口更窄，壓合與鑽孔參數需要重新驗證。
- 銅箔粗糙度：高頻下趨膚效應讓表面粗糙度直接轉化為損耗，低輪廓銅箔的代價是與介質的結合力下降。
- 層配置：差分對走內層可獲得更穩定的參考平面，但每次換層的過孔都要付出回損代價。
這些約束彼此牽制，而且 U.2/U.3、E3.S 與 E1.S 三種形態下的最優解並不相同——板厚與連接器位置不同，可用的疊層空間也不同。
過孔與連接器最容易被低估
過孔殘樁在 16 GHz 附近形成諧振，背鑽深度控制不到位，模擬上通過的鏈路在實測中會出現明顯的插損凹陷。連接器一側的問題則是壓接一致性與配合公差：一塊手工樣板通過，說明不了批次組裝能通過。
把餘量留給量產波動
工程樣機階段的訊號完整性結論，只有在疊加來料與工藝波動之後才有意義。板材批次間的介電常數漂移、蝕刻造成的線寬偏差、層壓厚度公差，都會侵蝕設計餘量。可行的做法是在內部工程平臺 JH-E4U-C 上按批次抽測眼圖與鏈路訓練結果，用分佈而不是單點作為判據。相關設計目前處於產品定義/EVT 階段，CE/FCC/RoHS/REACH 認證按規劃推進，量產一致性資料的積累與認證準備同步展開。