损耗预算先于布线
PCIe 5.0 的 32 GT/s 对应约 16 GHz 的奈奎斯特频点，同样长度的走线在这个频段上的插损比 Gen4 高出一截。板级设计要先把预算拆开：芯片封装出脚、板内走线、过孔、连接器、对端封装各占多少 dB，还剩多少留给制造波动。预算在纸面上不成立，后面的等长、阻抗与串扰控制都是在做无用功。
材料与叠层的取舍
- 介质材料：低损耗基材能明显改善插损，代价是成本上升、加工窗口更窄，压合与钻孔参数需要重新验证。
- 铜箔粗糙度：高频下趋肤效应让表面粗糙度直接转化为损耗，低轮廓铜箔的代价是与介质的结合力下降。
- 层配置：差分对走内层可获得更稳定的参考平面，但每次换层的过孔都要付出回损代价。
这些约束彼此牵制，而且 U.2/U.3、E3.S 与 E1.S 三种形态下的最优解并不相同——板厚与连接器位置不同，可用的叠层空间也不同。
过孔与连接器最容易被低估
过孔残桩在 16 GHz 附近形成谐振，背钻深度控制不到位，仿真上通过的链路在实测中会出现明显的插损凹陷。连接器一侧的问题则是压接一致性与配合公差：一块手工样板通过，说明不了批量组装能通过。
把余量留给量产波动
工程样机阶段的信号完整性结论，只有在叠加来料与工艺波动之后才有意义。板材批次间的介电常数漂移、蚀刻造成的线宽偏差、层压厚度公差，都会侵蚀设计余量。可行的做法是在内部工程平台 JH-E4U-C 上按批次抽测眼图与链路训练结果，用分布而不是单点作为判据。相关设计目前处于产品定义/EVT 阶段，CE/FCC/RoHS/REACH 认证按规划推进，量产一致性数据的积累与认证准备同步展开。